2 Replies Latest reply on Nov 15, 2020 6:54 PM by NoTa_4591161

    Community Translation - Differential Clock Requirements for HyperBus™ Products – KBA219878

    NoTa_4591161

      Hi,               

       

      I would like to translate KBA219878 into Japanese.

      Please confirm to my work.

       

      Thanks,

      Kenshow

        • 1. Re: Community Translation - Differential Clock Requirements for HyperBus™ Products – KBA219878
          JuyoungJ_06

          Hello, Kenshow-san

          Confirm to work this KBA.

           

          Thanks,

          Jenna

          • 2. Re: Community Translation - Differential Clock Requirements for HyperBus™ Products – KBA219878
            NoTa_4591161

            Hi Jenna-san,

                                            

            Japanese translation was over.
            Please check below.

             

            Original KBA:

            Differential Clock Requirements for HyperBus™ Products – KBA219878

             

            Thanks.

            Kenshow

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            タイトル: HyperBus™製品の差動クロック要件 – KBA219878

             

            バージョン:**

             

            質問:

            HyperBusの差動クロックの要件は何ですか?

             

            回答:

            HyperRAMHyperFlashなどのCypressHyperBusファミリの製品は、高速でピン数の少ないデバイスです。S26KSxxxSHyperFlashなどの1.8Vデバイスでは、CKCK#の1対の差動クロック信号が必要です。3.0 Vデバイスでは、シングルエンドクロックCKのみが必要です。

            DDR SDRAMメモリの差動クロック要件に精通している場合があります。ただし、HyperBusの差動クロックの要件はDDR DRAM製品とは異なります。

            より高いデータレートを管理するために、DDR SDRAMは、差動クロック信号にスタブシリーズターミネートロジック(SSTL)を使用することがよくあります。SSTLで一般的に使用される2つの終了スキームは次のとおりです。

            • 直列抵抗の有無にかかわらず、単一の並列終端出力負荷(JESD8-15aに記載されているクラスI
            • 直列抵抗の有無にかかわらず、二重並列終端出力負荷(JESD8-15aに記載されているクラスII

            サイプレスHyperBusデバイスでは、差動クロックにSSTLを使用する必要はありません。ユーザーは、単純なCMOS互換のI/O信号を使用して、差動クロックを含むHyperBusデバイスと通信できます。

            HyperRAMまたはHyperFlashの差動クロックのPCBレイアウトを設計する際には、いくつかの考慮事項に注意する必要があります。

            1. CKCK#は、シングルエンドインピーダンスを50オーム、差動インピーダンスを100オーム(公称値)に維持しながら、同一平面上に配線する必要があります。
            2. CKCK#は、結合された方法で分割する必要があります。つまり、これらの信号間のトレース幅とトレース間隔を、ブレークアウト領域全体で可能な限り同一に維持します(これは、ブレークアウト領域を出るときに当てはまります)。さらに、可能であれば、VSSガードトレースでクロックをシールドします。

            サイプレスは、シグナルインテグリティをチェックするためにシミュレーションを実行したい顧客向けに、HyperBusメモリのIBISモデルを提供しています。モデルは次のページで入手できます:http://www.cypress.com/products/hyperbus-memory [設計モデル]タブをクリックしてダウンロードします。

            サイプレスは、ボードのレイアウトやその他の側面に関する設計ガイドラインも提供しています。このページでこれらのアプリケーションノートを確認してください:http://www.cypress.com/search/all?f[0]=meta_type%3Atechnical_documents&f[1]=field_related_products%3A117351&f[2]=resource_m

             

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            16-Nov-2020

            Kenshow