2 Replies Latest reply on Aug 17, 2020 11:21 PM by YaNi_3193241

    Community Translation - Reference Schematic Design and Layout Guidelines for Cypress’s Standard Sync/NoBL SRAMs - KBA203263

    YaNi_3193241

      Hi,

       

      I want to translate KBA203263 into Japanese, please confirm to my work.

       

      https://community.cypress.com/docs/DOC-9312

       

      Thanks,
      Nishikawa

        • 2. Re: Community Translation - Reference Schematic Design and Layout Guidelines for Cypress’s Standard Sync/NoBL SRAMs - KBA203263
          YaNi_3193241

          Hi Jenna-san,

          Thank you for your confirmation
          I have translated KBA203263 to Japanese.

           

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          Original KBA: KBA203263

           

          タイトル:
          サイプレスの標準Sync / NoBL SRAMのリファレンス回路図設計およびレイアウトガイドライン - KBA203263

           

          ヴァージョン: **

           

          質問:
          標準 Sync / NoBL SRAMのリファレンス回路図設計とレイアウトのガイドラインはどこで入手できますか?

           

          回答:
          このナレッジベースの記事は、サイプレスの標準Sync / NoBL SRAMのリファレンスデザインの回路図とレイアウトのガイドラインを提供します。 標準Sync / NoBL SRAMは250 MHz未満の周波数で動作するため、FPGA / ASICアプリケーションと直接インターフェースできます。 サイプレスの標準Sync / NoBL SRAMを使用したデザインのリファレンスとして、次の回路図を参照してください。

           

          標準同期SRAMのリファレンス回路図

          KBA203263_1.png

           

          同期NoBL SRAMのリファレンス回路図

          KBA203263_2.png

          接続は簡単ですが、IBISモデルを使用してシグナルインテグリティシミュレーションを実行し、必要に応じて直列または並列の終端抵抗を追加することをお勧めします。 使用される終端の一般的なタイプを以下に示します。

           

          KBA203263_3.png

          デカップリングコンデンサ

           

          電源のデカップリングコンデンサの値は、ボードとデバイスのプロパティによって異なります。 デカップリングコンデンサを選択する前に、電源整合性シミュレーションを実行することをお勧めします。 ボードのデカップリングコンデンサについては、アプリケーションノートAN84060を参照してください。

           

          標準同期/ NoBL SRAMのレイアウトガイドライン

           

          標準同期/ NoBL SRAMは250 MHz未満の周波数で動作するため、次のルールに従えば、それらは正しく動作するはずです:


               •標準 Sync / NoBL SRAMでは、単一のクロックがアドレス、データ、および制御信号をキャプチャします。 したがって、メモリアドレス、制御、およびデータラインの長さは、適切なセットアップおよびホールドタイムを実現するために、クロック信号ラインと注意深く一致させる必要があります。
               •各アドレスとデータグループは、バス内でも一致する必要があります。 理想的には、信号グループ内の信号間のスキューはゼロである必要があります。
               •可能であれば、データ、アドレス、および制御信号グループをCLKトレースと±10〜±20 psスキュー(理想的なケース)以内でCLKと同じレイヤーにあるようにルーティングします。
               •クロック、アドレス、データ、および制御信号のトレース長が互いに一致しない場合、FPGA /プロセッサは、トレース長の違いが原因で発生する伝搬遅延に対応する必要があります。 FPGA /プロセッサは、すべての信号がアドレス、データ、および制御信号と中央揃えされたクロックでレシーバー側に到達するような方法で信号を発行する必要があります。

           

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          Thanks,
          Nishikawa