2 Replies Latest reply on Jul 26, 2020 6:17 PM by keni_4440091

    Community Translation - Analysis of CX3 Clocking Parameters – KBA226758

    keni_4440091

      Hi

       

      I want to translate KBA226758, please confirm to my work.

       

      Regards,

      Nino

        • 1. Re: Community Translation - Analysis of CX3 Clocking Parameters – KBA226758
          JuyoungJ_06

          Hi, Nino-san

          Confirm to work this KBA.

           

          Thanks,

          Jenna

          • 2. Re: Community Translation - Analysis of CX3 Clocking Parameters – KBA226758
            keni_4440091

            タイトル:CX3クロックパラメータの解析 – KBA226758

             

            バージョン 9

             

            chaitanyav_41 2019/03/26 1:37 に作成。PraveenM_86  2019/08/06 19:20 に変更。

             

            Author: abhinavg_21           Version: **

             

            CX3 MIPI構成ツールには異なる目的に対応する色々なタイプのクロックがあります。このKBAでは、MIPIブロックの全ての内部クロックおよびそれらを生成するために必要なパラメータを解説します。

             

            1CX3MIPIブロックのクロックダイアグラム


             

            1. Ref Clock: リファレンスクロックは外部に供給され、6 MHzから40 MHzまでの範囲があります。MIPIブロックの動作のために要求されるすべての内部クロックを生成するために使用されます。
            2. Unit Clock: REF CLK / Pre-divider value / 2frequency selection
            3. PLL Out Clock: このクロックを生成するために、MIPIブロック内のPLLブロックをプログラムします。CX3構成ツールは、PLLブロックをプログラムするためにMIPI構成構造の3つのパラメータ(FRSPRDおよびFBD)を生成します。

             

            a.    周波数範囲選択 (FRS): PLLクロックの出力範囲に依存します。この値は0500M – 1G)から362.5M – 125M)までの範囲です。

            b.    プリ分周器値 (PRD): (図1に示すような)プリ分周器値‐1になります。「1」は0から始まる範囲から1が引かれます。PRD範囲は00x0Fの間になります。

            c.    フィードバックドライバ (FBD): (図1に示す)ユニットクロック‐1の掛け算になります。最小および最大仕様はPLLクロックの最小および最大幅を使用して計算可能です。FBD幅は0から0x1FFの間になります。

             

              4. CSI RX  LP<->HS Clock: このクロックはMIPI D-PHY受信リンク確立のために使用されます。このクロックの最大値は125 MHzです。

              5. MCLK: テスト目的のために外部のセンサーに供給されます。このクロックはジッタ問題があるため最終的な生産には使用すべきでないことに注意して下さい。CX3構成ツールは、このクロックをプログラムする如何なるパラメータも供給されません。このクロックを生成したい場合は、生成されたCyU3PMipicsiCfg_t構成で下記の変更を行って下さい。     

             

            CyU3PMipicsiCfg_t cfgUvc5Mp15NoMclk =  {

                CY_U3P_CSI_DF_YUV422_8_2,

                2,

                1,

                64,

                CY_U3P_CSI_PLL_FRS_500_1000M,

                CY_U3P_CSI_PLL_CLK_DIV_8,

                CY_U3P_CSI_PLL_CLK_DIV_8,

                0xFFFF,    // ‘MCLK counter’ はこれを0から0以外の値に変更します。MSBHighカウンターとして動作し、LSBLowカウンターとして動作します。MCLKカウンターを使用してデューティーサイクルを設定して下さい。

                CY_U3P_CSI_PLL_CLK_DIV_8, /// この分周器の値を使用してMCLK周波数を設定して下さい。

               

            2592,

                0x01

            };

            1MCLK highおよびMCLK lowMCLKカウンターパラメータのMSBおよびLSBです。初期設定でのこのパラメータは0に設定されており、このピンにはクロックは生成されていません。

             

            CX3の初期設定例を取ると、mipicsicfg構造では上で述べた2つの変更を行います;CX3G3ピンでMCLKを生成します。

             

              6. Parallel Clock: これは固定のGPIFステートマシンで動作するパラレルインターフェースクロックです。このクロックの各々のエッジで、ビットの数(構成構造の出力データフォーマットで指定)はパラレルバスからMIPIブロックによって送信されます。構成構造データは、実際の出力データフォーマットに影響しない事に注意して下さい;このパラメータはパラレルクロックの1つのエッジでGPIF側に対して送信されるビットの数の設定に使用されます。

             

            531 閲覧 カテゴリ: USB: SuperSpeed Peripherals   タグ: usb, sram, clocks, ez-usb, cx3, fx3, video class, pll, clocks and buffers, mipi config, mipi clocks