0 Replies Latest reply on May 12, 2020 11:22 PM by MaMi_1205306

    Community Translation - Single Event Latch-Up (SEL) and Soft Error Rate (SER) in nvSRAMs - KBA83213

    MaMi_1205306

      Hi,

      I translated KBA83213 into Japanese.
      We would appreciate it if you could confirm.

       

      Regards,

      Masashi

       

      Single Event Latch-Up (SEL) and Soft Error Rate (SER) in nvSRAMs - KBA83213

       

      nvSRAMのシングルイベントラッチアップ(SEL)およびソフトエラーレート(SER)-KBA83213     

      Version: *A

       

      質問:

      サイプレスのnvSRAMデバイスはSELおよびSERイベントをどのように処理しますか?

       

      回答:

       

       

      nvSRAMのSELイベント

      シングルイベントラッチアップ(SEL)は、シリコン制御整流器(SCR)を形成する寄生回路による潜在的な破壊の状態です。

      通常、このSCRはオフとなっており、漏れ電流のみを伝導します。

      ただし、放射イベントによってSCRに十分な電圧(閾値電圧と呼ばれる)が現れると、SCRがオンになり電流が流れます。

      この電流は、SCRの電源が完全にオフになるまで残ります。このため、この状態がラッチアップと呼ばれます。

      従来のSELでは電力が電流制限されず、時間内に除去されない場合、SCRデバイスの電流がデバイスを破壊する可能性があります。

      デバイスの動作を回復するには致命的ではないすべてのSEL条件でデバイスの電源を切る必要があります。

      標準的なラッチアップの問題に対して使用される軽減のいくつかはSELの問題にも適用できます。

      nvSRAMはメモリコアの下にトリプルウェルアーキテクチャを採用することによりSELイベントから十分に保護されます。

      これにより、電子用の低抵抗のVccコレクションレイヤーが作成され、十分な分離電荷を蓄積し、

      ラッチアップに必要な閾値電圧に近づく電圧を生成することは事実上不可能になります。

      サイプレスはSELを測定するために、

      nvSRAMでアルファテストと中性子テスト(シリコンの寄生イベントの主な原因)の両方を実行しました。

      S8テクノロジーノードでテストされたすべてのnvSRAMのサンプルは、極端なテスト条件下でも正常に正常となるZero-SELイベントを実証しました。

      nvSRAMのSERイベント

      ソフトエラー(アルファ粒子および/または高エネルギー中性子放射によって引き起こされる)は、

      シリコンと相互作用するエネルギーのある核粒子によるマイクロエレクトロニクス回路のランダムな非反復的な状態変化、または過渡現象を指します。

      アルファおよび中性子に起因するエラーはSRAMラッチの状態を反転させることによりSRAMセルに格納されているデータの整合性を破壊する可能性があります。

      物理的な欠陥は障害のある回路に関連付けられておらず、デバイスに永続的な損傷を引き起こすハード障害とは対照的に、

      単純なリセット/書き換え操作によってデバイスの通常の動作が復元されます。

      ただし、これによりSRAMメモリセルに誤ったデータが格納され、SRAMを使用するシステムで誤動作が発生する可能性があります

      これらの欠陥は、1つのビットがバイト内で反転した場合はシングルビットアップセット(SBU)として分類され、

      1つのバイト内で複数のビットが反転した場合はマルチビットアップセット(MBU)として分類されます。

      1バイト内の1ビットを簡単に訂正できるいくつかの軽減策と安価なアルゴリズムが利用できるため、SBUはシステムレベルでの処理がより簡単です。

      サイプレスnvSRAMセルは、SRAMとNVメモリセルを統合するため、通常のSRAMセルとは異なり独特です。

      統合セルアーキテクチャにより、nvSRAMのセルサイズは標準の6トランジスタSRAMメモリビットよりも大きくなっています。

      同じテクノロジーノード上の通常のSRAMセルと比較すると、nvSRAMビットのセルサイズが大きいほどソフトエラーの影響を受けやすくなります。

      これを補うために、nvSRAMメモリはMBUを取得することが実質的に不可能であるように設計されています。

      これはビットが粒子の損傷によって引き起こされた領域よりも遠くに離れているためです。

      したがって、nvSRAMはシングルビットアップセットのみを生成できます。

      SERテストではnvSRAMにマルチビットアップセット(MBU)の証拠は記録されていません。

      nvSRAMのSERは最大550 FIT / 1 Mb @ 85ºCまで測定されています。

      さらに前述のように、シングルビットエラーは適切なエラー訂正アルゴリズムを実装することによりシステムレベルで簡単に訂正できます。

      これにより、nvSRAMはSERの影響を受けやすいすべての高信頼性アプリケーションに適しています。

      メモリのソフトエラーの原因とソフトエラーを減らすためにnvSRAMで実践されている手法についてはAN15979を参照してください。