1 Reply Latest reply on May 7, 2020 5:39 PM by JuyoungJ_06

    Community Translation - Using FLL to Generate Clock for USB - KBA228368

    MoTa_728816

      Hi,

       

      I'd like to translate KBA228368 into Japanese.

       

      moto

       

      Original KBA: KBA228368

      Using FLL to Generate Clock for USB - KBA228368

       

      Translated by: MoTa_728816

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      タイトル: PSoC 6 MCU で FLL を使用して USB 用のクロックを生成する方法 - KBA228368

       

      ヴァージョン: **

       

      質問:

      PSoC 6 MCU で FLL を使用して USB オペレーション用の精度 ± 0.25% の 48MHz クロックを生成するのにはどのように設定したら良いでしょうか?

       

      回答:

      以下の手順に従ってください:

       

      1. Workspace Explorer で、Design Wide Resources 下の Clock をクリックします。

       

      図 1. ステップ 1 と ステップ 2

      001-pastedImage_0.png

       

       

       

       

       

       

       

       

       

       

       

       

       

       

       

       

      2. 図 1 のように、Clocks タブで、Edit Clock をクリックします。 すると Configure System Clocks ウィンドウが現れます。

       

      3. Configure System Clock ウィンドウで、FLL/PLL タブをクリックします。PathMux0 内で、FLL のソースに IMO (8 MHz) を選択し、FLL のチェックボックスをクリックして FLL を有効にします。

       

      図 2. ステップ 3 と ステップ 4

      002-pastedImage_6.png

       

       

       

       

       

       

       

       

       

       

       

       

       

       

       

       

       

       

       

      4. FLL を設定するために エリプシス ('...') をクリックします。

       

      5. Configure FLL ダイアログ中で、Manual セクションを有効にして、以下の設定を行います。

       

      図 3. ステップ 5

      003-pastedImage_11.png

        • Multiplier (1-262143): 1728
        • Reference (1-8191): 144
        • Clock tolerance (0-511): 2

       

      これらの設定後、FLL の出力は 精度 ± 0.2% の 48MHz クロックになっています。

       

      注意: クロック周波数を 96 MHz (精度 ± 0.2%) に設定する場合には、以降のパラメータを使用してください。

        • Multiplier (10262143): 1728
        • Reference (1-8191): 72
        • Clock tolerance (0-511): 2

       

      6. PSoC 6 MCU では、CLK_HF[3] が USB 通信の元クロックになっています。 High Frequency Clock タブで、 Path0 (48MHz) を選択してください。

      これは、図 4 のように、FLL クロックが Clk_HF3 のソースとして設定されたという意味になります。

       

      図 4. ステップ 6

      004-pastedImage_24.png

       

      マニュアル設定でのパラメータ計算の詳細については PSoC 6 Architecture TRM “Configure FLL” の節をご参照ください。

       

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      2-May-2020

      moto