2 Replies Latest reply on Feb 4, 2019 6:53 PM by YuMa_1534086

    CY8CMBR2044-24LKXIT_VDD端子の規定について

    YuMa_1534086

      ⇒ https://community.cypress.com/thread/42018

      本ICはリプル・スパイクノイズの規定が無いと以前回答を頂きましたが(上記リンク参照)、

      規定していない理由はVDD端子内部にregulatorがあるためでしょうか?

       

      ただ内部LDOを持つMBR3にはリプル電圧の規定がDSに御座います。

      MBR2のDSでリプル・スパイクノイズの規定をしていない理由をご教授頂けないでしょうか?

       

       

      またMBR2において守るべき規定はDSの注釈にあるように、5%以上の大きな電圧ドロップが生じる場合のその電圧ドロップのスピード規定、

      および1.75~1.9Vから2V以上に電圧を上昇させるときのスピード規定という理解で良いでしょうか?                                                                             

       

      電源電圧で規定している内容は電圧範囲(1.71V to 5.5V)、Power supply slew rate(250Vms_max)の規定と下記の注釈(5~7)のみでしょうか?

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      5. When VDD remains in the range from 1.75 V to 1.9 V for more than 50 µs, the slew rate when moving from the 1.75 V to 1.9 V range to greater than 2 V must be slower than 1 V/500 µs. This helps to avoid triggering POR. The only other restriction on slew rates for any other voltage range or transition is the SRPOWER_UP parameter.

       

      6. After power down, ensure that VDD falls below 100 mV before powering backup.

       

      7. For proper CapSense block functionality, if the drop in VDD exceeds 5% of the base VDD, the rate at which VDD drops should not exceed 200 mV/s. Base VDD can be between 1.8 V and 5.5

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      どうか宜しくお願い致します。