3 Replies Latest reply on Oct 24, 2018 9:00 PM by zana_2881746

    S34ML04G2のVerilogモデルに対するCache Programコマンドの実行

    mata_3789906

      こちら(http://www.cypress.com/verilog/s34ml04g2x08-verilog )からS34ML04G2-8bitのVerilogモデルをダウンロードし、動作を確認しています。

      Cache Programコマンドを連続して複数回実行したところ、2回目以降の実行で、R/B#信号がBusy状態になるタイミングが、

      Cache Write Command(15h)の入力直後ではなく、前回のBusy状態からの復帰から700 us後になってしまいます。

      データシート通りであれば、Cache Write Commandの入力後、tWB = 100 ns以内にBusy状態となるのが本来の動作のように思われます。

      実際のデバイスでも同様の動作なのでしょうか?

       

      ※シミュレーションに使用しているテストベンチを添付いたします。

      シミュレーションは、ModelSim - INTEL FPGA STARTER EDITION 10.5bで行っています。

      アプリケーションのメモリ確保の制限のため、S34ML04G2-8bitのVerilogモデル内で、182行と184行のparameterを変更し、

      内部のメモリ容量を減らした状態でシミュレーションを行っています。

      変更済みのVerilogモデルも合わせて添付いたします。

        • 1. Re: S34ML04G2のVerilogモデルに対するCache Programコマンドの実行
          SudheeshK_26

          Hi,

           

          As per my understanding, you are facing some issue with the Verilog model of our device S34ML04G2. Could you please attach the waveforms showing this issue?

           

          Thanks and Regards,

          Sudheesh

          • 2. Re: S34ML04G2のVerilogモデルに対するCache Programコマンドの実行
            mata_3789906

            Hello,

             

            Here are waveforms.

            To shorten waveforms, I reduced data latch cycle (2112 to 4).

             

            *As I mentioned on my first post, I reduce memory amount of device by changing parameter for simulator memory allocation reason.

             

            I am going to make verilog code for FPGA that interfacing S34ML04G2.

            So, I am evaluating your verilog model for my first step.

            I am facing issue with cache program command.

             

            First attempt of cache program:

            On this attempt, device goes busy state in tWB, it seems to be consistent with datasheet.

            WS000001.png

             

            Subsequent attempt of cache program (continue):

            On these attempts, device will not go busy state until after about 700 us.

            I think this behavior is inconsistent with timing chart on datasheet.

            WS000002.png

            (command, address, data cycle)

            WS000003.png

            (on negedge of READY, cursors are same position)

             

            Last attempt of cache program (end):

            almostly same to preceded attempts.

            WS000004.pngWS000005.png

             

            I want to know those behavior are same in actual device, or not.

            If not, I want to simulate typical tCBSYW case. How can I do ?

             

            Thank you and best regards,

            • 3. Re: S34ML04G2のVerilogモデルに対するCache Programコマンドの実行

              確認に時間がかかり大変申し訳ありません。

              本件について調査したところ、Verilogモデルに問題があり、適切なタイミングでR/B# 信号をローに設定していないと思います。

              実際の動作であれば、データシートの通り、最後のコマンド10h入力後、tWB = max 100 ns以内にBusy状態となるはずです。

              これについてこちらでさらに調査します。

               

              宜しくお願いいたします。

              Nada