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PSoC 4 MCU

TaDa_1980266
New Contributor II

CY8CKIT-145-40XX(IC=CY8C4045AZI-S413)を使った

自己容量方式ボタンのノイズ耐性を向上させる場合、

「低抵抗」と「GND層追加」のどちらの方が有効かを教えて下さい。

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TakashiM_61
Moderator
Moderator

ハードウェアでの伝道性ノイズに対しては "低抵抗"、"GND層追加" 共にあまり有効ではございません。

これは電源トレース(VDDD/VDDA/VDDIO, VCCD)からの伝導性ノイズを抑えることができないからです。

この伝導性ノイズに対しては、電源トレースに有効なフィルタ(例えばPI フィルタ)を付ける事が有効であると考えます。

もしくはPSoCの電源供給にノイズが発生しにくい外部LDOを使用です。

一方放射性ノイズに対しては、CapSenseピンの直列抵抗の値を推奨値560Ωから10KΩに上げる事でノイズを抑えるたりします。

一度下記ドキュメントを参照ください。

http://www.cypress.com/documentation/application-notes/an88619-psoc-4-hardware-design-considerations

http://www.cypress.com/documentation/application-notes/an80994-design-considerations-electrical-fast...

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TakashiM_61
Moderator
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ハードウェアでの伝道性ノイズに対しては "低抵抗"、"GND層追加" 共にあまり有効ではございません。

これは電源トレース(VDDD/VDDA/VDDIO, VCCD)からの伝導性ノイズを抑えることができないからです。

この伝導性ノイズに対しては、電源トレースに有効なフィルタ(例えばPI フィルタ)を付ける事が有効であると考えます。

もしくはPSoCの電源供給にノイズが発生しにくい外部LDOを使用です。

一方放射性ノイズに対しては、CapSenseピンの直列抵抗の値を推奨値560Ωから10KΩに上げる事でノイズを抑えるたりします。

一度下記ドキュメントを参照ください。

http://www.cypress.com/documentation/application-notes/an88619-psoc-4-hardware-design-considerations

http://www.cypress.com/documentation/application-notes/an80994-design-considerations-electrical-fast...

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TaDa_1980266
New Contributor II

Tamx様

抵抗値UP(560Ω→10KΩ)等、回路でのノイズ対策情報ありがとうございました。

ただ、回路設計は顧客側の担当となる為、

ボタンセンサー単独で出来る限りノイズ耐性を向上させたいと考えております。

"低抵抗"、"GND層追加"以外でノイズ耐性を向上させるセンサー設計があれば教えて下さい。

現状構成は 自己容量方式のフィルム 1層 です。[参照:Button_Sensor_Image.jpg]

Gunze 高山

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TaDa_1980266
New Contributor II

Tamx様

本件のご回答を宜しくお願い致します。

Gunze 高山

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TaDa_1980266
New Contributor II

Tamx様

次回試作の設計検討に情報が必要ですので、

センサー設計についてのコメントをお待ちしております。

Takayama

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TakashiM_61
Moderator
Moderator

"低抵抗"、"GND層追加"以外でノイズ耐性を向上させる方法としては、下記の図のようにFlex(フィルム)基盤のボーダーにグランドトレースを配置、です。

(下記図の右下はGroundと記載されています。)

pastedImage_0.png

尚、CY8CKIT-145-40XXでの防水設計について にてコメントさせて頂いておりますが、弊社では1層での構成を推奨しておりません。

防水設計及び本件のノイズ耐性を向上を考慮すると下記が推奨するパターンになります。

pastedImage_2.png

参考資料は

PSoC® 4 and PSoC 6 MCU CapSense® Design Guide​ : section 7.4 PCB Layout Guidelines

Design Considerations for Electrical Fast Transient Immunity of a CapSense® System : section 6.1.2 PCB Layout

になります。

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