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Serial-Flashのデータシート12.4項、表12.4 SDRのAC電気特性のクロックHIGH時間(twh, tch)、LOW(twl, tcl)時間に関して、
50%Psck-5%(Min)と規定されてますが、クロックに関して、この保持時間を確保しなかった場合、FlashROM内部で
誤動作の可能性はございますでしょうか。
SDRの場合、DDRとは異なり、クロックの立ち上がりでデータをラッチするため、特に気にする必要がないのではと考えております。
誤作動の懸念ある場合、どのような可能性があるかご教示頂きたく。
熊田
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Hello Kumada-san,
Thank you for contacting Cypress Community Forum. The clock duty cycle time (i.e., minimum 50% Psck -5%) needs to be satisfied. Otherwise, it may cause input/output bit errors.
サイプレスコミュニティフォーラムにお問い合わせいただきありがとうございます。クロックデューティサイクル時間(つまり、最小50%Psck -5%)を満たす必要があります。そうしないと、入出力ビットエラーが発生する可能性があります。
Regards,
Bushra
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サイプレスコミュニティフォーラムにお問い合わせいただきありがとうございます。クロックデューティサイクル時間(つまり、最小50%Psck -5%)を満たす必要があります。そうしないと、入出力ビットエラーが発生する可能性があります。
Regards,
Bushra