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New Contributor II

Please tell me the following.

https://www.cypress.com/file/232856/download

From P47, PLL phase jitter is ± 5ns.

Since the CLK of LIN is CLKP1 = 4Mhz, I think it should be considered as 240ns  ±5ns (±2%).

Q.

Also, taking into account the ± 0.27% of the source signal(Main oscillator), I think the LIN clock frequency accuracy will be ± 2.27%.

Is this correct?

-----------------------

The clock settings are as follows.

CLKMC=8MHz

PLLCRのVMS=4,PMS=2

CLKVOC=64MHz

CLKPLL=16MHz

CLKB=16MHz (PLL)

CLKP1=4MHz (1/4PLL)

CLKP2=8MHz (CLKMC)

*CLKP1=4MHz is used as the LIN clock source.

*Main oscillator frequency accuracy is TOTAL ± 0.27%.

-----------------------

Best Regards,

Harukawa

=================================

以下の件、教えて下さい。

https://www.cypress.com/file/232856/download

P47よりPLL phase jitter は±5nsとなっております。

また、源信の±0.27%も考慮に入れた場合、LINクロック周波数精度は±2.27%でよろしいでしょうか。

※現状クロックの設定は

外部セラロック

CLKMC=8MHz

PLLCRのVMS=4、PMS=2で

CLKVOC=64MHz

CLKPLL=16MHz

CLKB=16MHz(PLL)

CLKP1=4MHz(1/4PLL)

CLKP2=8MHz(CLKMC)

としています。

*LINのクロックソースは CLKP1=4MHzとなります。

*メイン発振器の周波数精度はTOTAL±0.27%

=================================

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1 Solution
Moderator
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本スレッド内容が

MB96F6B6R_About Influence of PLL jitter on LIN clock frequency accuracy

と同様ですが、先ずは上記スレッド内容を確認して頂けないでしょうか?

以上、宜しくお願い致します。

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LINクロック周波数精度について、確認させて頂きます。原因が分かり次第、報告させて頂きます。

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New Contributor II

申し訳ございません。もう1つ確認です。

LINのマスターの場合、クロック制度は±0.5%とLIN仕様書に記載されています。

(下図はLIN Physical Layer Spec Revision 2.2AのP113より抜粋)

1つ目の問合せについて、記した内容で認識(LINクロック周波数精度は±2.27%)が正しい場合、

LINマスターに使用する場合、PLLは使用できないということになりますか?

pastedImage_0.png

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本スレッド内容が

MB96F6B6R_About Influence of PLL jitter on LIN clock frequency accuracy

と同様ですが、先ずは上記スレッド内容を確認して頂けないでしょうか?

以上、宜しくお願い致します。

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New Contributor II

https://community.cypress.com/thread/52719

上記回答の"基本的な考え方"のところから、加算で考えればよいということで理解しました。

つまり、PLL出力(CLKP1)=4MHzの場合、

 PLL jitter = 2%

 oscillator drift value = 0.27%

  =2+0.27=2.27%

となります。

この場合、LINマスターのクロック制度(±0.5%)を満たすことができないので、

LINのマスタに使用できないと理解しました。

LINのマスタのクロック制度(±0.5%)を満たす為には、

PLL出力を4MHzから周期を遅くするにすることで対策できると思います。

例えば、PLL出力(CLKP1)=0.4MHzとした場合、

 PLL jitter = 0.2%

 oscillator drift value = 0.27%

  =0.2+0.27=0.47%

となり、LINのマスタのクロック制度(±0.5%)を満たします。

この考え方でよいですか? (合っている、または間違っている?)

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PLLのJitterはDatasheetから20000サイクルで+/-5nsになります。

例えばPLL発振クロック周波数108MHzで考えると、

1/108MHz (=9.26ns) * 20000 cycles = 185.2usで+/- 5nsのずれになります。

(申し訳ございません、Re: MB96F6B6R_About Influence of PLL jitter on LIN clock frequency accuracy での計算は間違っておりました。)

以上より外部セラロック周波数精度のTOTAL±0.27%に上記PLLのJitterを考慮してください。

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