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Legacy Products

noha_3407421
New Contributor II

The data sheet specifies that PLL phase jitter=±5ns.

The clock settings are as follows.

-----------------------

CLKMC=8MHz

PLLCRのVMS=4,PMS=2

CLKVOC=64MHz

CLKPLL=16MHz

CLKB=16MHz (PLL)

CLKP1=4MHz (1/4PLL)

CLKP2=8MHz (CLKMC)

*CLKP1=4MHz is used as the LIN clock source.

-----------------------

The frequency accuracy of the main oscillator is TOTAL ± 0.27%.

Q.

What is the maximum frequency accuracy when jitter is considered in this configuration?

Best Regards,

Harukawa

--------------------------------------------------

MB96F6B6R PLLジッタのLINクロック周波数精度への影響について

首記の件、考え方が分からないので教えてください。

データシート上はPLL 位相ジッタ=±5nsの規定があります。

現状クロックの設定は

外部セラロック

CLKMC=8MHz

PLLCRのVMS=4、PMS=2で

CLKVOC=64MHz

CLKPLL=16MHz

CLKB=16MHz (PLL)

CLKP1=4MHz (1/4PLL)

CLKP2=8MHz (CLKMC)

としています。

LINのクロックソースは CLKP1=4MHzとなります。

メイン発振器の周波数精度はTOTAL±0.27%

この構成でジッタを考慮した場合の周波数精度は最大いくつといえるのでしょうか?

考え方を含めて教えていただけると助かります。

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TakashiM_61
Moderator
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データシートのPLLの動作条件から

PLLのJitterは最大周波数108MHzが20000サイクルで+/-5nsになります。

1/108MHz (=9.26ns) * 20000 cycles = 18.5ms 185.2us

pastedImage_0.png

次にメイン発振器の周波数精度がTOTAL±0.27%という事なので、この周波数制度に上記PLLのJitterを加えたLINのスタンダードに定義されている許容誤差以内であれば良いと考えます。

ただし、実際の(実機での)通信経路、メイン発振器の周波数制度等の影響があります。

よって、実際の通信環境にて、十分な評価、検証が必要です。

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TakashiM_61
Moderator
Moderator

先ずは基本的な考え方は

pastedImage_0.png

になります。

PLL jitter + "oscillator drift value"

下記はCANについてですが、考え方の参考になるかと思います。

PLL Clock Jitter Impact on CAN Precision in Auto MCU – KBA222406

一度参照してください。

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TakashiM_61
Moderator
Moderator

データシートのPLLの動作条件から

PLLのJitterは最大周波数108MHzが20000サイクルで+/-5nsになります。

1/108MHz (=9.26ns) * 20000 cycles = 18.5ms 185.2us

pastedImage_0.png

次にメイン発振器の周波数精度がTOTAL±0.27%という事なので、この周波数制度に上記PLLのJitterを加えたLINのスタンダードに定義されている許容誤差以内であれば良いと考えます。

ただし、実際の(実機での)通信経路、メイン発振器の周波数制度等の影響があります。

よって、実際の通信環境にて、十分な評価、検証が必要です。

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