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Translation - English: Nature of Clock Phase Jitter in DDR/QDR™ Sync SRAM – KBA89153

質問：

DDR / QDR™Sync SRAMのtKC Var（クロック位相ジッター）で指定されているジッターのタイプは何ですか？

回答：

QDRコンソーシアムは、入力クロックの位相ジッターをcycle-to-cycleジッターとして正式に指定しています。

cycle-to-cycleジッターは、隣接する2つのクロックサイクル間のクロック周期測定値の変化を測定します。数学的には、サイクル間ジッタは次のように表すことができます。

Tcycle(n)–Tcycle(n+1)

ここで、Tcycle(n)およびTcycle(n+1)は、制御されたエッジで測定された2つの隣接するサイクルです。

入力クロックKのさまざまなサイクルを示す次の図を考えます。

QDR/DDR Sync SRAMが250 MHzで動作するとします。

その場合、Kクロック周期は理想的には4 nsにする必要があります。

・ジッタがゼロの場合、Tcycle(n)= Tcycle(n+1)= 4 ns

・Tcycle(n)=4 nsおよびTcycle(n+1)=3.9 nsの場合、ジッターは(4ns-3.9ns=0.1nsになります。

この計算されたジッタは、適切な動作のためにデータシートで指定されたtKC Varパラメータ以下である必要があります。

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Translation - English: Input Jitter Requirements for 65 nm QDRII/II+/DDRII/II+ Device Family - KBA84380

質問：65nm QDRII/II+/DDRII/II+デバイスファミリの入力ジッタ要求はなんですか？

回答：

サイプレスのQDRII/II+/DDRII/II+ SRAMデバイスの性能は入力ジッタに依存します。以下は、適切な動作を保証するために満たす必要がある3つの重要なタイミング特性になります。

• Kクロックサイクルタイム（tCYC）
• KクロックライズからK#クロックライズ（tKHK#H）
• Kクロック基準の入力セットアップおよびホールド時間

Kクロックサイクルタイム（tCYC）: このパラメータは入力Kクロックのサイクルタイムを表しています。入力クロックジッタのため、一部のインスタンスでこのクロックのサイクルタイムがデータシートの仕様の最少を下回った場合、デバイスは適切に動作しない可能性があります。理想ではない入力クロックに適応させるために、次の高速のビンを使用してください。例えば、400 MHz SRAMの最小tCYCは2.5nsです。システムが400MHzで動作し、入力クロックジッタがtCYCを2.3ns（または434MHz）まで落とす場合、次の高速のビンである、450MHzの速度のビンを使用してください。

KクロックライズからK#クロックライズ（tKHK#H）: このパラメータはKクロックの立上りエッジとK#クロックの立上りエッジ間の時間を示しています。デバイスが適切に動作するためには、tKHK#Hパラメータがデータシートに定義されている最小値を超えないようにする必要があります。

Kクロック基準の入力セットアップおよびホールド時間: 任意の入力ジッタ条件下では、動作を保証するためにすべてのセットアップおよびホールドパラメータに対応する必要があります。これらには、tSA, tSC, tSCDDR, tSD, tHA, tHC, tHCDDR, tHD.が含まれます。

要約すると、上記の重要なタイミングパラメータに適応している限り、入力クロックジッタのタイプまたは量は、デバイスの動作に影響しません。また、上記の条件を満たしている場合、tKCVar（クロック位相ジッタ）パラメータはデバイスの機能に影響しないことに注意してください。ただし、このパラメータは、出力データおよびエコークロックのジッタパラメータに影響します。

ジッタパフォーマンス

65 nm QDRII/II+/DDRII/II+ デバイスファミリにはデバイス内部にフェーズロックドループ（PLL）があります。PLLは、ジッタ周波数成分に応じてある程度までKクロックの入力ジッタを積極的にフィルタリングします。

ジッタ転送機能測定

図1に測定されたジッタ伝達関数を示します。X軸はK-クロック周波数（Fk）からの周波数成分オフセットを表しています。Y軸はCQ/CQ#に転送されるジッタの振幅を表しています。プロットはバンドパスフィルタの正側を表しており、Fk±3MHzの外の周波数成分を持つジッタが大幅にフィルタリングされることを示しています。

図1．QDR/DDR PLLベースのメモリの測定されたジッタ伝達関数

ジッタヒストグラム測定

図2に、ホワイトノイズソースを使用してKクロックにジッタを注入する実験からの出力を示しています。入力クロック周波数は350 MHzです。実験ではジッタ標準偏差（σ）がほぼ6分の1の低減を示しています。この実験は、入力クロックノイズのフィルタリングにおけるPLL性能を評価するために行われ、PLLベースのデバイスの性能向上を示しています。SRAMへ読出し/書込みしている間、出力クロックでノイズが追加されます。

図2．（a）Kクロックへ注入されたノイズ　（b）エコーCQクロックで測定されたノイズ

PLL実装

図3にPLLベース実装を説明した簡単な図を示します。PLL実装では、CQは、ローパスフィルタで駆動される電圧制御発振器（VCO）から生成されます。入力Kクロックにジッタが注入された場合、ループフィルタは高周波数成分を除去します。従って、VCOはそのジッタに応答せずにCQクロックは一定の位相に保たれます。

図3．PLLベース実装

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Translation - English: tLZOE and tHZOE demystified

【質問】

データシートのタイミング仕様ではtLZOE(min) とtHZOE(max)がそれぞれ5nsと20nsと記載されています。

しかし、Note.15は任意の温度と電圧でのtHZOEがtLZOEよりも小さいことに言及しています。

この解釈を教えてください。

【回答】

一見すると、データシートに間違いがあるように見受けられますが、これらのパラメータは反対の条件でテストされることを

念頭に置いてください。

つまり、tLZOEは高Vcc、低温、高速のコーナー条件でテストされますが、tHZOEは低Vcc、高温、低速のコーナー条件でテストされます。

そのため、前者はMinスペックで、後者はMaxスペックです。

従って、任意の温度と電圧でバスの競合を防ぐためにtHZOEがtLZOEよりも小さくなるように設計され、保証されています。

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Translation - English:

質問:

x32構成のSRAMを使用していたが、x36構成のSRAMへ変更する際、追加分の4つの未使用端子への入力がフローティングになります。

問題有無を教えてください。

回答:

CMOS入力の端子に対して、フローティング状態にしておくことは推奨しません。

入力がフローティング状態になっている時、いかなるSRAMも有効な信号を保持するため、

データ入力に対し、内部プルアップ、または プルダウンを持っていません。

お客様がデータラインをパリティに使用したくない場合、プルアップ、または プルダウンする必要があります。

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Translation - English: Information on Industry standard JTAG interfaces on SRAM's.

質問:

業界標準のJTAGインターフェースに関してCypressの方針とJTAGインターフェースの搭載有無、及び 開発計画を教えてください。

回答:

Cypress製品の既存のJTAG機能は、他のベンダーの互換性のある全てもメモリのJTAG機能と同一です。

これは2つも異なるステップで対処しましょう。

- 標準SRAM : 標準SRAMではJTAG機能は全てのベンダーで同一ですが、BDSLファイルは設計(シリコンとパッケージ) によって

異なる場合があります。

BDSLファイルの違いはピン番号に関することが多く、他項目ではありません。

- QDR SRAM : QDR SRAMではJTAGボードの機能とピン配置を標準化するために、過去2ヶ月間苦労してきました。

最近、これは達成されたため、各ベンダーのBSDLファイルはQDR-IIでも同一です。BSDLファイルの唯一の違いはデバイスIDです。

これはデバイス毎に異なると想定されます。但し、ユーザーはデバイスIDを無視しても、問題なく、デバイスをテストすることができます。

我々は6社のクローズドコンソーシアムによって、QDR-IIでこれを達成することが出来ました。

標準の同期SRAMは複数のベンダーによって製造されており、様々なベンダーのBSDLファイルを標準化することは非常に困難です。

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Translation - English: SRAM and DRAM difference

質問:

SRAMとDRAMの違いを教えてください。また、CypressはDRAMを製造していますか?

回答:

DRAMはDynamic
Random Access Memoryの略です。これはメモリが電荷の形式で格納されるタイプの半導体メモリです。

DRAMの各メモリセルは、トランジスタとコンデンサで形成されており、データはコンデンサで保存されます。

コンデンサはリークによって電荷が失われるため、DRAMは揮発性デバイスです。

そのため、メモリにデータを保持するためには、デバイスを定期的にリフレッシュする必要がありますが、

SRAMは電力が供給されている限り、値を保持します。

さらに、SRAMはリフレッシュサイクルがないため、通常はDRAMよりも高速動作します。

1つのトランジスタと1つのコンデンサで構成されるDRAMセルとは異なり、各SRAMセルは6つのトランジスタで構成されているため

SRAMの方がDRAMと比較してメモリセル当たりのコストがはるかに高価になります。

同様の理由で、DRAMは一定の面積の場合、SRAMよりも容量が大きいです。

例えば、SRAMは高速キャッシュとして使用され、DRAMは高容量のためPCのメインメモリに使用されます。

いいえ、CypressはDRAMを製造しておりません。

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Translation - English: Initial data at power-up for the SRAMs

質問:

SRAMに電源を投入し、どのメモリエリアにも書き込みを実施しない場合、“00”、もしくは ”FF” 等の固定データになる特性はありますか?

回答:

SRAMの最初の電源投入時、安定した際のデータはランダムデータです。そのためデータは予見できません。

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Translation - English: PSRAM devices Availability

【質問】

CypressメモリポートフォリオからPSRAM製品のサポート状況を教えてください。

【回答】

残念ながら、CypressはPSRAM製品をサポートしていません。

既にPSRAMビジネスユニットを台湾に拠点を置くElite Semiconductor Memory Technology(ESMT) に売却しました。

ESMTのウェブサイトアドレスは www.esmt.com.tw です。

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Translation - English: SRAM powerup data output

質問:

SRAMの電源投入時のデータリードはいかなるデータもメモリーにロードされていないため

メモリーからはHigh、Low、もしくは High-Zが出力されますか？

回答:

電源投入時にリードが発生しますと、メモリーは未定義のデータ、つまり “1”、”0”、または “X” を出力します。

これはメモリーエリアに何も書き込まれなかったためです。

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Translation - English: Use of second chip enable on the SRAM parts ?

質問:

SRAM製品で2つ目のチップイネーブル(CE) を有効にした時、追加の機能が提供されますか?

回答:

Cypress SRAMの2つ目のチップイネーブル(CE) は追加の機能を提供することはありません。

2つのCEを持つ主な目的は、メモリバンクの制御を可能にすることです。

容量 / バス幅を拡張することなくSRAM製品を使用する場合は、両方のCEをアクティブにする必要があります。

逆に容量 / バス幅を拡張する際は、2つのCEを利用し、他のメモリがアクティブな時、1つのメモリを非アクティブにすることができます。

2つのCEは、/CE1 = Low、及び CE2 = Highの場合にのみ、製品は動作します。

そのため、どちらかが無効になっている場合、製品は非アクティブになります。