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非同期SRAMのソフトエラーを軽減させるさまざまな方法 - KBA90939 - Community Translated (JA)

GeethaP_31
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非同期SRAMのソフトエラーを軽減させるさまざまな方法 - KBA90939 - Community Translated (JA)

Community Translated by  MaMi_1205306   Version: **

Translation - English: Different Ways to Mitigate Soft Errors in Asynchronous SRAMs – KBA90939

質問:

非同期SRAMのソフトエラーを軽減させるさまざまな方法を教えてください。

回答:

下記の方法がソフトエラーを軽減させるために一般的に使用されます。

• SRAMのプロセステクノロジーとセルレイアウトの変更

• SRAMのチップ設計とアーキテクチャの変更

• SRAM外のシステムレベルの設計変更

プロセステクノロジーとセルレイアウトの変更

SRAMセルに高エネルギーの粒子が入射されると、電荷(つまり、電子と正孔のペア)が発生します。空乏領域の電界によりトランジスタの接合部で電荷が収集されます。これにより影響を受けるMOS構造の電流が妨害されます。復元用トランジスタは、この妨害のバランスをとろうとします。しかし、復元MOSの電流ドライブとチャネルコンダクタンスは有限であるためドレインで電圧障害を引き起こし結果的に反転(アップセット)に至る可能性があります。QCRITは粒子の衝突によって収集されるソフトエラーを引き起こす可能性のある最小電荷として定義されます。QCRITが高いシステムはソフトエラーにより高い耐性を持ちます。

図1. SRAMセル上の高エネルギー粒子の相互作用

SRAM cell

より高いQCRITは以下の2つの方法のいずれかで達成できます。ジャンクション容量を増やす。これはトランジスタの形状を大きくする必要があります。またはPMOS VTを下げることにより)飽和電流を増やす。これは結果としてリークが多くなります。プロセステクノロジーとセルレイアウトの低減技術にはコストがかかる上に常に実現可能であるとは限りません。

チップ設計とアーキテクチャの変更
組込みエラー修正コード (ECC) やビットインターリーブなどのアーキテクチャの拡張機能を使用して、メモリデバイスに対するソフトエラーの影響を制限できます。

  • エラー修正コード(ECC) : ECCスキームを使用してソフトエラーを検出および修正できます。書き込み操作中、エラー訂正アルゴリズムはパリティビットを各データワードに組み込みます。読み出し操作中、ECCスキームはデータとパリティビットをチェックして、アクセスされたメモリ位置でエラーを検出します。これらのパリティビットは、ストレージ用のメモリセルを必要とし、読み出しおよび書き込み中のそれらの計算はアクセス時間を増加させる可能性があります。
  • ビットインターリーブ : 高エネルギー粒子と半導体原子の衝突は複数のセルに影響を与える可能性があります。 マルチビット反転(MBU)は単一のエネルギー粒子が同じワードの2つ以上のビットに影響を与えるときに発生します。ビットインターリーブは物理的に隣接するビットラインが異なるワードレジスタにマッピングされるようにビットラインを配置します。ビットインターリーブ距離は同じワードレジスタにマップされた2つの連続するビットを分離します。ビットインターリーブ距離がマルチセルヒットの広がりよりも大きい場合、単一ワードのMBUではなく、複数ワードの単一ビット反転 (SBU) が発生します。ビットインターリーブメモリでは、シングルビットエラー訂正アルゴリズムを使用して、すべてのエラーを検出および訂正できます。図2および図3に、MBUの発生とインターリーブの影響を示します。
     一般的なビットインターリーブ距離はプロセステクノロジーによって異なります。
    加速中性子テストは後続の物理MBU分析とともに実行され、各プロセステクノロジーノードの安全なインターリーブ距離を決定します。

図2.インターリーブされていないメモリ - 物理的な複数セルの反転により単一ワードで MBUを発生

  Non-Interleaved Memory

図3.インターリーブメモリアレイ - データワードを拡散してMBUを回避

     Interleaved Memory

システムレベルの軽減

システムレベルにおけるソフトエラーは以下の方法により軽減できます。

  • ハードウェアでの外部ECCの実装
  • ソフトウェアでの外部ECCの実装
  • システムの信頼性を高めるためにトリプルモジュラー冗長方式を採用できます。この手法では3つのSRAMデバイスからのデータが同時に読み出され、出力は多数決スキームに送られ、少なくとも2つのSRAMデバイスの読み出し操作で発生した値が返されます。

実装は簡単ですが上記のスキームを使用したシステムレベルの軽減策は、ボード使用領域が大きくなり、コストが高くなり、および (ソフトウェアECC、またはトリプルモジュラー冗長スキームの処理オーバーヘッドが原因で発生する遅延の点で) パフォーマンスが低下します

より詳細な情報については下記 KBA を参照してください。

Soft Errors and Their Effect on Semiconductor Devices – KBA90938

ECC Implementation in Cypress’s 65-nm Asynchronous SRAMs – KBA90940

Error Correcting Code to Detect and Correct Single-Bit Errors – KBA90941

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Last update:
‎Jul 02, 2020 04:38 AM
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