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FM0+, FM3 & FM4 MCU

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MPN:CY9BF106RAPMC-G-JNE1

上記MPN搭載製品に於いて稀に起動不良が発生致します。

詳細を確認したところ、リセット後にCPUの処理が途中で止まっていることが判明致しました。

SCM_CTL(システムクロックモード制御レジスタ)のマスタクロック切換え制御ビット(bit7~5)に”2”(メインPLL クロック)と設定しています。

コード上に、SCM_CTLに設定した値と、SCM_STR(システムクロックモード状態レジスタ)からリードできる

マスタクロックの選択状態ビットが一致するまで無限ループする箇所があり、

起動不良の際は、この箇所でループしており止まっておりました。

SCM_CTLに2(メインPLL クロック)を設定を設定している箇所は、OR処理によりビットを設定しています。

これはCPUマニュアル通り、SCM_CTLはリセット直後の初期値が0であることを前提とした処理です。

しかし今回確認したところでは、電源ONリセット直後に既にbit5に1が立った状態のため、

SCM_CTLが0x3(設定禁止値)となっていました。

一方、SCM_STRからは0x01(メインクロック)がリードできます。

SCM_CTLは0x3を設定、SCM_STRは0x01で一致しないため、無限ループ状態となっていました。

この症状に於いて、原因として思い当たる点、改善すべき点があればご教授頂けないでしょうか。

※リセットタイミングはデータシート記載の500ns以上を設けておりますので問題ないかと思います。

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今回の問題はデバイス単体で発生しているのでしょうか?

または、複数台で発生しているのでしょうか?

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現時点では単体での発生にとどまっております。

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現状、単体での問題との事、理解致しました。

再度確認ですが、

- クロック設定手順については

FM3 Family Peripheral Manual (002-04744 Rev. *C)のCHAPTER 2-1: クロック、4. クロック設定手順例に記載されている手順で競ってされている認識で間違いはないでしょうか?

- メインクロック発振安定待ち時間

"※リセットタイミングはデータシート記載の500ns以上を設けております" とありますが、メインクロック発振器の発振安定待ち時間は適切な値を設定されていますでしょうか?

-  FM3 Family Peripheral Manual (002-04744 Rev. *C)のCHAPTER 2-1: クロック、6. クロック生成部 使用上の注意点

に記載されております事項については問題なく処理されている認識で間違いはないでしょうか?

以上、よろしくお願い致します。

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ToIk_1341346様、

本件状況は如何でしょうか?

また、もう一点確認事項ですが、PONRは確実に入っているにもかかわらず、今回の問題が発生しているという事でしょうか?

その場合、一度弊社Sales representativeにお問い合わせください。

 

以上です。

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