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Community Translations

Kenshow
Esteemed Contributor

Hi,               

I would like to translate KBA232509(General ) into Japanese.

Please confirm to my work.

Thanks,
Kenshow

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JennaJo
Moderator
Moderator

Hi, Kenshow-san

Confirm to work this KBA.

Thanks,

Jenna Jo
0 Likes
Kenshow
Esteemed Contributor

Hi Jenna-san,

Japanese translation was over.
Please check below.

Original KBA:
Traveo II Automotive Body Controller - FAQ – General - KBA232509

 

Thanks,
Kenshow

==============================

 

タイトル: Traveo II自動車ボディコントローラー – FAQ – 全体 - KBA232509

 

ホームページ:  Traveo II自動車ボディコントローラー-FAQ– CDC -...-サイプレス開発者コミュニティ

1.全体

 

1.1. ADC出力トリガをTCPWMに接続するにはどうすればよいですか?

通常、ADC範囲違反トリガはTCPWM Killの入力に接続できるため、違反が発生するとTCPWMはただちに停止します。デバイスに適用可能なトリガマルチプレクサオプションについては、デバイスデータシートの「トリガマルチプレクサ」セクションを参照してください。次の理由により、Muxトリガよりも1:1トリガを優先する必要があります。

  • マルチプレクサトリガを使用すると、入力と出力が減少します。したがって、すべてのADC/PWMに使用できるわけではありません。
  • ADCおよびTCPWM汎用トリガを使用するMuxトリガは他の目的にも使用できるため、1:1トリガの方がリソースをより効率的に使用できます。

次のいずれかを使用できます。

  1. 11のトリガ:

これは、ADC出力トリガをTCPWMに接続するための最良のオプションです。特定のADCチャネルとTCPWMインスタンスの間に直接1:1トリガが存在するため、回路図の設計時にこれらのインスタンスを慎重に選択する必要があることに注意してください。さらに、TCPWMx_GRPx_CNTx_TR_IN_SEL0.STOP_SELは、1:1トリガに対応して設定する必要があります。

  1. Muxトリガ:

これは、汎用ADCトリガ出力を汎用TCPWMトリガ入力に接続することをサポートするMuxトリガを使用してTCPWMキルへの範囲違反を構成するための代替オプションです。PASSx_SAR_TR_OUT_SELx.OUTx_SELは、チャネルの範囲違反トリガ用に設定する必要があります。TCPWM側では、TCPWMx_GRPx_CNTx_TR_IN_SEL0.STOP_SELは、適切な汎用トリガを使用して設定する必要があります。

1.2. TCPWM出力トリガを使用してADC変換を開始するにはどうすればよいですか?

一般に、PWMサイクルの後、ADC変換をトリガして、TCPWM信号に依存するADCへの入力電圧を測定できます。デバイスに適用可能なトリガマルチプレクサオプションについては、デバイスデータシートの「トリガマルチプレクサ」セクションを参照してください。次の理由により、Muxトリガよりも1:1トリガを優先する必要があります。

  • Mux Triggerを使用すると、入力と出力が減少します。したがって、すべてのADC/PWMに使用できるわけではありません。
  • ADCおよびTCPWM汎用トリガを使用するMuxトリガは他の目的にも使用できるため、1:1トリガの方がリソースをより効率的に使用できます。

次のオプションがこれをサポートします:

1. 11のトリガ:

これは、このユースケースに最適なオプションです。直接1:1トリガは特定のTCPWMインスタンスとADCチャネルの間に存在するため、回路図の設計時にこれらのインスタンスを慎重に選択する必要があることに注意してください。

PASSx_SARx_CHx_TR_CTL.SELは、TCPWM 1:1トリガに対応する「1」に設定する必要があります。さらに、TCPWMx_GRPx_CNTx_TR_OUT_SEL.OUTxは、必要なTCPWMイベント用に設定する必要があります。

2. Muxトリガ:

これは、TCPWMトリガ出力を汎用ADC入力入力に接続することをサポートするMuxトリガを構成するための代替オプションです。PASSx_SARx_CHx_TR_CTL.SELは、必要な汎用トリガに構成する必要があります。TCPWM側では、必要なTCPWMイベントに対してTCPWMx_GRPx_CNTx_TR_OUT_SEL.OUTxを設定する必要があります。

1.3. TCPWMブロックを一時停止するにはどうすればよいですか?

TCPWMブロックは、CPUが停止しているときに一時停止できます。この機能をサポートするには、次の手順を実行します。

  1. カウンタ制御レジスタフィールドTCPWMx_GRPx_CNTx_CTRL.DBG_FREEZE_ENを「1」に設定して、デバッグ中にTCPWMをフリーズします。
  2. トリガマルチプレクサを設定します。たとえば、CYT4BFデバイスでは、CPUSS:CTI_TR_OUTをTCPWMx_DEBUG_FREEZE_TR_INに接続するようにMuxトリガグループ9を設定します。
  3. DAPでクロストリガインターフェイス(CTI)を設定します。たとえば、次のコードスニペットはCYT4BFデバイスで使用できます。

#define TRC_CTICONTROL      (*((volatile uint32_t*)(0xE0080000)))

#define TRC_CTIINTACK          (*((volatile uint32_t*)(0xE0080010)))

#define TRC_CTIINEN(n)          (*((volatile uint32_t*)(0xE0080020 + 4 * n)))

#define TRC_CTIOUTEN(n)       (*((volatile uint32_t*)(0xE00800A0 + 4 * n)))

TRC_CTIINEN(4)= 0x1; // "CM7_0 halted"はクロストリガマトリックスチャンネル#にルーティング

TRC_CTIOUTEN(6)= 0x1; // sys.tr_cti_out [0]にルーティングされたクロストリガマトリックスチャネル#1

TRC_CTICONTROL = 0x1; // CTIを有効にする

1.4. ECCメモリに2ビットを超えるエラーがある場合の動作はどうなりますか?

Traveo IIのECCロジックは、シングルエラー訂正とダブルエラー検出(SECDED)のみをサポートします。したがって、2ビットを超えるエラーの検出は保証できません。SECDEDには4のハミング距離が必要です。1ビットの反転がある場合、エラーは元の値に100%修正できます。2ビットエラーがある場合、エラーを100%検出することは可能ですが、修正可能な値は2つあります。したがって、2ビットエラーのエラー訂正はできません。  

3ビットを超えるエラーは、修正不可能な(マルチビット)ECCエラーとして報告される場合があります。ただし、これらのエラーは、別のコードワードの1ビットエラーのように見える場合があり、同じ値(元の値ではない)に修正されます。

 1.5. ソフトウェアのリセット後、BACKUP_BREGxの内容を保持できますか?

BACKUP_BREGxレジスタはRTCシステムにあり、これらのレジスタ値はソフトウェアリセット後も保持されます。アーキテクチャTRM(Traveo IIオートモーティブ・ボディ・コントローラエントリファミリのアーキテクチャTRM002から19314)セクション19.1リセット要因)によると、RTCはパワーオン・リセット(POR)の影響を受けています。したがって、PORが発生した場合、BACKUP_BREGxレジスタ値は保持されません。

1.6. HyperRAMTraveoII Body Highに接続するにはどうすればよいですか?

HyperRAMは、Traveo II Body Highデバイスに直接接続できます。つまり、直列抵抗なしでピンツーピンに接続できます。図1.HyperBusSPIデバイス0からSPIHB_DATA [7:0]は、Traveo II BodyHighデバイスとHyperRAM間の接続を示しています。

詳細については、TraveoIIオートモーティブボディコントローラーハイファミリーアーキテクチャTRM参照してください。

図1. HyperBusSPIデバイス0からSPIHB_DATA [7:0]

1.jpg

 

SCK# ピンは1.8VのHyperRAMデバイスにのみ存在します。図1では、SCK# ピンは1.8VのHyperRAMデバイスにのみ存在します。HyperBus SPI デバイス 0~SPIHB_DATA[7:0]では、SCK# ピンは SPIHB_CLK_INV に接続されています。しかし、この SPIHB_CLK_INV ピンは Traveo II Body High デバイスには存在しません。そのため、1.8V の HyperRAM デバイスでは SCK# ピンをオープンにすることができます。

 

なお、3.0VのHyperRAMデバイスの対応するSCK# ピンはReserved Future Use(RFU)であることに注意してください。

1.7. ソケット付きCPUボードを使用する際に従うべき注意事項は何ですか?

ソケット付きCPUボードを使用する場合は、次のことを確認してください。

  • ICの操作および取り扱い中は、ESDに関する注意事項に従ってください。
  • ICは適切な向きで配置されます。
  • ソケットはトップカバーが正しく位置合わせされています。次の図に示すように、ソケットカバーの3つのドットは、EVKのサイプレスのロゴと揃える必要があります。そうでない場合、接続の問題が発生する可能性があります。次の図は、CYTVII-BE-1M-176-CPUボード用です。ただし、他のデバイスにも適用できます。この配置は、それぞれのCPUボードのユーザーガイドにも記載されています。

2.jpg

 

1.8. SMIFチャネルが異なればグラフィックパフォーマンスも異なりますか?

 

いいえ。使用するSMIFチャネルに関係なく、グラフィックスのパフォーマンスは同じです。

1.9. CYTxデバイスのメモリマップで予約されているSRAMとは何ですか?
  1. 内部アクセス用に予約されたSRAM(ユーザーは使用できません。詳細については、それぞれのデータシートを参照してください)。デバイスの新しいリビジョンでは、SRAMの最初の2 KBが予約されていますが、最後の2KBは古いリビジョンで予約されています。シリコンリビジョンと予約済みSRAM領域マッピングの概要を以下に示します。
  2. a.最後の2KB:CYT2B7 rev_a/rev_b/rev_c、CYT2B9 rev_a/rev_b、CYT4BF rev_a/rev_b、CYT4DN rev_a
  3. b.最初の2KB:CYT2B7 rev_d、CYT2B9 rev_c、CYT4BB rev_a、CYT4BF rev_c、CYT4DN rev_b
  4. (SRAM_MAX-6KB)から(SRAM_MAX-2KB)までのSRAM領域は、ブート操作中にサイプレスファームウェアによって使用されます。この領域はユーザーが使用できますが、サイプレスのブートファームウェアによって上書きされる可能性があるため、リセット後のデータ保持はこの領域では保証されません。
  5. ROMブートコードは、SRAMの最後の2KBをゼロにクリアします。この領域は、起動後に使用できます。ただし、この領域では、リセット後のデータ保持は保証されません。

 

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8-Mar-2021
Kenshow

 

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JennaJo
Moderator
Moderator

Hi, Kenshow-san

https://community.cypress.com/t5/Knowledge-Base-Articles/Traveo-II%E8%87%AA%E5%8B%95%E8%BB%8A%E3%83%...

Well receive your translation, and it is now published to web.

Thank you for your contribution.

You will be rewarded as a point.

Best regards,

Jenna Jo
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