Community Translation - Resolving the error: “Unable to pack the design into available UDBs” - KBA23

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Dear supporter

I want to translate the following KBA. Please confirm to my work.

Resolving the error: “Unable to pack the design into available UDBs” - KBA233032

Regards,

Nino

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1 Solution

Dear Jenna

The following shows the translation in Japanese for targeted KBA.

Please confirm and double check.

Regards,

Nino

 

エラーの解決:「利用可能なUDBに設計をパックできない」 - KBA233032

 

Version: **

 

UDBを使用してPSoC Creatorプロジェクトをビルドする場合、「利用可能なUDBに設計をパックできません」のエラーが出る場合があります。このエラーは、シンセシスツールが設計で使用した全てのUDBで配置配線ができない時に発生します。現在のUDBの使用状況を確認するためには、下の図に示すように、PSoC Creatorウィンドウの左側にあるResource Meterタブをクリックします。

 

1: Resource Meter タブ

 

keni_4440091_5-1624944971003.png

 

このエラーは、UDBリソースが完全に使用されなかった場合でも発生する場合があります。図1で見られるように、UDBリソース使用が76%しかない場合にエラーは確認されます。これを理解するためには、UDBアーキテクチャおよび配置配線ツールを理解する必要があります。配線および配置アルゴリズムは、全てのエリアを使い切る100%の効率では決してありません。

UDBは、2つの「12C4」プログラマブルロジックデバイス(PLD)で構成されています。PLDには、ANDアレイの8つの積項(PT)にまたがってフィードする12個の入力があります。ある製品項では、入力の真(T)または補完(C)を選択できます。PTの出力はORアレイへの入力です。

 

2: TRMからのPLD 12C4構造

 

keni_4440091_6-1624945038968.png

 

システムは、リソースを最適に使用して設計される必要があります。PLDアーキテクチャはPTを含んでいます。特定の出力がブロックおよび対応するPTへ多くの入力を使用する場合、他のマクロセルおよびPTは、このPLDで使用されない場合があります。これは、高密度の設計のため、ツールがすべてのロジックのルートを探すことができないためです。プレーサーが、検討中のロジックの完全なブロックを見つける事ができない場合、新しいPLDを使用する可能性があります。例えば、1つの出力のみを生成するために、特定のPLDの全ての入力を使用することは比効率的です。これは、マクロセル(MC)から4つの可能な出力のうちの1つを生成する時に、残りのAND、ORゲートが使用されないことを意味します。このように、多くの入力および少ない出力は、この非効率性を高めます。

 

詳細なPLD配置の概要を理解するために、プロジェクトに関連するレポートファイルを示します。レポートファイルは、以下の図に示されるように、Workspace ExplorerのResultタブに示されます。

 

3: project.rpt ファイルの表示

 

keni_4440091_7-1624945084218.png

 

 

レポートファイルには、プロジェクトで使用されるPLDの数、およびPLD毎に使用される入力の平均、製品用語、およびマクロセルに関する詳細が含まれています。

 

4: PLD 梱包概要

keni_4440091_8-1624945122419.png

 

配置されないブロック/インスタンスを示すデジタル配置セクションも含んでいます。より理解するために各々のPLDの入力および出力を確認できます。

 

5: デジタル配置セクション

 

keni_4440091_9-1624945154435.png

 

 

この問題を解決するには、以下のような方法があります。

 

  1. 設計で固定機能ブロックを使用する。可能であれば、UDBコンポーネントの一部をを固定機能ブロックに交換する。
  2. バックブロックの削除と追加により、問題の原因を特定する
  3. コンポーネントの配置を解析し、セルへ強制的に配置する。

既知の作業場所がある場合、コントロールファイルをToolDesignコンポーネントに追加することによって使用可能になる場合があります。コントロールファイルを追加するために、コンポーネントタブのTop-Designコンポーネントで右クリックし、Add Component Item > Control Fileをクリックします。

codegentemp/cyp3fit_results.ctlに配置が成功した後、コントロールファイルをエクスポートするためにBuild Settings > Fitterで-.fftgenctrlfile引数を使用してください。

プロジェクトにコントロールファイルを追加することに関するより詳細は、以下の資料を参照してください。

 

4.コンポーネントの全ての構成が必要かどうかを確認してください。例えば、UART Txのみを使用する場合、デュプレックスまたはフル‐デュプレックスモードとしてUARTコンポーネントを構成しないでください。

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JennaJo
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Hi, Nino-san

Confirm to work this KBA.

Thank you,

Best regards, 

Jenna Jo
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Dear Jenna

The following shows the translation in Japanese for targeted KBA.

Please confirm and double check.

Regards,

Nino

 

エラーの解決:「利用可能なUDBに設計をパックできない」 - KBA233032

 

Version: **

 

UDBを使用してPSoC Creatorプロジェクトをビルドする場合、「利用可能なUDBに設計をパックできません」のエラーが出る場合があります。このエラーは、シンセシスツールが設計で使用した全てのUDBで配置配線ができない時に発生します。現在のUDBの使用状況を確認するためには、下の図に示すように、PSoC Creatorウィンドウの左側にあるResource Meterタブをクリックします。

 

1: Resource Meter タブ

 

keni_4440091_5-1624944971003.png

 

このエラーは、UDBリソースが完全に使用されなかった場合でも発生する場合があります。図1で見られるように、UDBリソース使用が76%しかない場合にエラーは確認されます。これを理解するためには、UDBアーキテクチャおよび配置配線ツールを理解する必要があります。配線および配置アルゴリズムは、全てのエリアを使い切る100%の効率では決してありません。

UDBは、2つの「12C4」プログラマブルロジックデバイス(PLD)で構成されています。PLDには、ANDアレイの8つの積項(PT)にまたがってフィードする12個の入力があります。ある製品項では、入力の真(T)または補完(C)を選択できます。PTの出力はORアレイへの入力です。

 

2: TRMからのPLD 12C4構造

 

keni_4440091_6-1624945038968.png

 

システムは、リソースを最適に使用して設計される必要があります。PLDアーキテクチャはPTを含んでいます。特定の出力がブロックおよび対応するPTへ多くの入力を使用する場合、他のマクロセルおよびPTは、このPLDで使用されない場合があります。これは、高密度の設計のため、ツールがすべてのロジックのルートを探すことができないためです。プレーサーが、検討中のロジックの完全なブロックを見つける事ができない場合、新しいPLDを使用する可能性があります。例えば、1つの出力のみを生成するために、特定のPLDの全ての入力を使用することは比効率的です。これは、マクロセル(MC)から4つの可能な出力のうちの1つを生成する時に、残りのAND、ORゲートが使用されないことを意味します。このように、多くの入力および少ない出力は、この非効率性を高めます。

 

詳細なPLD配置の概要を理解するために、プロジェクトに関連するレポートファイルを示します。レポートファイルは、以下の図に示されるように、Workspace ExplorerのResultタブに示されます。

 

3: project.rpt ファイルの表示

 

keni_4440091_7-1624945084218.png

 

 

レポートファイルには、プロジェクトで使用されるPLDの数、およびPLD毎に使用される入力の平均、製品用語、およびマクロセルに関する詳細が含まれています。

 

4: PLD 梱包概要

keni_4440091_8-1624945122419.png

 

配置されないブロック/インスタンスを示すデジタル配置セクションも含んでいます。より理解するために各々のPLDの入力および出力を確認できます。

 

5: デジタル配置セクション

 

keni_4440091_9-1624945154435.png

 

 

この問題を解決するには、以下のような方法があります。

 

  1. 設計で固定機能ブロックを使用する。可能であれば、UDBコンポーネントの一部をを固定機能ブロックに交換する。
  2. バックブロックの削除と追加により、問題の原因を特定する
  3. コンポーネントの配置を解析し、セルへ強制的に配置する。

既知の作業場所がある場合、コントロールファイルをToolDesignコンポーネントに追加することによって使用可能になる場合があります。コントロールファイルを追加するために、コンポーネントタブのTop-Designコンポーネントで右クリックし、Add Component Item > Control Fileをクリックします。

codegentemp/cyp3fit_results.ctlに配置が成功した後、コントロールファイルをエクスポートするためにBuild Settings > Fitterで-.fftgenctrlfile引数を使用してください。

プロジェクトにコントロールファイルを追加することに関するより詳細は、以下の資料を参照してください。

 

4.コンポーネントの全ての構成が必要かどうかを確認してください。例えば、UART Txのみを使用する場合、デュプレックスまたはフル‐デュプレックスモードとしてUARTコンポーネントを構成しないでください。

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JennaJo
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Moderator
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Nino-san

Thank you for your work.

Well received this translation in this program.

Thanks, 

Jenna Jo
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