Hi
I have translated KBA84380 as follows.
Please double check it.
Regards,
Nino
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タイトル：65nm QDRII/II+/DDRII/II+デバイスファミリの入力ジッタ要求 — KBA84380
バージョン 1
userc_43861が 2012/11/19 5:25 に作成。userc_43861 が 2012/11/20 3:53 に変更。
質問：65nm QDRII/II+/DDRII/II+デバイスファミリの入力ジッタ要求はなんですか？
回答：
サイプレスのQDRII/II+/DDRII/II+ SRAMデバイスの性能は入力ジッタに依存します。以下は、適切な動作を保証するために満たす必要がある3つの重要なタイミング特性になります。
- Kクロックサイクルタイム（tCYC）
- KクロックライズからK#クロックライズ（tKHK#H）
- Kクロック基準の入力セットアップおよびホールド時間
Kクロックサイクルタイム（tCYC）: このパラメータは入力Kクロックのサイクルタイムを表しています。入力クロックジッタのため、一部のインスタンスでこのクロックのサイクルタイムがデータシートの仕様の最少を下回った場合、デバイスは適切に動作しない可能性があります。理想ではない入力クロックに適応させるために、次の高速のビンを使用してください。例えば、400 MHz SRAMの最小tCYCは2.5nsです。システムが400MHzで動作し、入力クロックジッタがtCYCを2.3ns（または434MHz）まで落とす場合、次の高速のビンである、450MHzの速度のビンを使用してください。
KクロックライズからK#クロックライズ（tKHK#H）: このパラメータはKクロックの立上りエッジとK#クロックの立上りエッジ間の時間を示しています。デバイスが適切に動作するためには、tKHK#Hパラメータがデータシートに定義されている最小値を超えないようにする必要があります。
Kクロック基準の入力セットアップおよびホールド時間: 任意の入力ジッタ条件下では、動作を保証するためにすべてのセットアップおよびホールドパラメータに対応する必要があります。これらには、tSA, tSC, tSCDDR, tSD, tHA, tHC, tHCDDR, tHD.が含まれます。
要約すると、上記の重要なタイミングパラメータに適応している限り、入力クロックジッタのタイプまたは量は、デバイスの動作に影響しません。また、上記の条件を満たしている場合、tKCVar（クロック位相ジッタ）パラメータはデバイスの機能に影響しないことに注意してください。ただし、このパラメータは、出力データおよびエコークロックのジッタパラメータに影響します。
ジッタパフォーマンス
65 nm QDRII/II+/DDRII/II+ デバイスファミリにはデバイス内部にフェーズロックドループ（PLL）があります。PLLは、ジッタ周波数成分に応じてある程度までKクロックの入力ジッタを積極的にフィルタリングします。
ジッタ転送機能測定
図1に測定されたジッタ伝達関数を示します。X軸はK-クロック周波数（Fk）からの周波数成分オフセットを表しています。Y軸はCQ/CQ#に転送されるジッタの振幅を表しています。プロットはバンドパスフィルタの正側を表しており、Fk±3MHzの外の周波数成分を持つジッタが大幅にフィルタリングされることを示しています。
図1．QDR/DDR PLLベースのメモリの測定されたジッタ伝達関数
ジッタヒストグラム測定
図2に、ホワイトノイズソースを使用してKクロックにジッタを注入する実験からの出力を示しています。入力クロック周波数は350 MHzです。実験ではジッタ標準偏差（σ）がほぼ6分の1の低減を示しています。この実験は、入力クロックノイズのフィルタリングにおけるPLL性能を評価するために行われ、PLLベースのデバイスの性能向上を示しています。SRAMへ読出し/書込みしている間、出力クロックでノイズが追加されます。
図2．（a）Kクロックへ注入されたノイズ （b）エコーCQクロックで測定されたノイズ
PLL実装
図3にPLLベース実装を説明した簡単な図を示します。PLL実装では、CQは、ローパスフィルタで駆動される電圧制御発振器（VCO）から生成されます。入力Kクロックにジッタが注入された場合、ループフィルタは高周波数成分を除去します。従って、VCOはそのジッタに応答せずにCQクロックは一定の位相に保たれます。
図3．PLLベース実装
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