CYW20706A2 GPIO测试 P24管脚(BT_CLK_REQ)无法拉低电频

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PeYu_4639956
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最近在使用CYW20706A2 在开发板做GPIO测试时,发现P24管脚(BT_CLK_REQ)在调用函数wiced_hal_gpio_configure_pin设置输出高电频后,使用万用表测得该脚输出3.252V,设置输出低电频后,使用万用表测得该脚输出2.978V。更换开发板后测试的数据差异不大。这是因为有哪个功能使能造成的吗?还是别的什么原因?

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Owen_Zhang123
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P4/P24被绑定到其他的pad上了,所以无法配置,请在初始化的时候调用下面的寄存器配置以将其配置为GPIO:

*((volatile uint32_t*)(0x003201b8)) = 0x7000;

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Owen_Zhang123
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P4/P24被绑定到其他的pad上了,所以无法配置,请在初始化的时候调用下面的寄存器配置以将其配置为GPIO:

*((volatile uint32_t*)(0x003201b8)) = 0x7000;

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修改后会影响其他功能吗?

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Owen_Zhang123
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不会的,这个寄存器配置只是将PIN脚上的其他bonding给断开,保留GPIO的功能。

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我还是想了解一下其他的绑定都有哪些,可以列举吗?断开后对应的功能是不是需要重新定义输入和输出脚,比如SPI?

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Owen_Zhang123
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这个寄存器只是将P4/P24的GPIO功能和ACLK之间断开。如果你要用GPIO功能,请调用这个配置,如果用不到,则不需要

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