PWM脉冲宽度调制

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cross mob
Sife_4596736
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你好,

我想问一下:CY8C4245AXI-483   PSOC 4200

PWM能不能将3/4bit 改成1/2bit?

我用的不是这个号PWM,是PWM(tcpwm mode)v2.10

我已经把line_n修改成现在这个波形形状了(修改了PWM align和compare),但输出的波形占空比还是有不是50%的情况出现,为什么?pastedImage_0.png

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Vison_Zhang
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这个捕捉位置不能修改为1/2bit,因为在 1/2bit 这个位置可能存在信号突变的情况,比如从0->1或者1-->0, 这样没有办法捕捉下一个 bit 的信号是 0 还是1,因为捕获的时间点不在中间位置,导致了解码器这一端的 clock 输出信号不是 50% 的占空比。

不过从你的截图我看到,你使用的示例代码应该是老版本的,我这边有优化之后的示例,你可以参考一下。附件工程可以实现 4M data rate 的 manchester 编解码速率。

Capture.JPG

在原帖中查看解决方案

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LinglingG_46
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MyBus5 是测试的什么信号?

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Mybus 5为时钟信号,对应上面原理图的Decode_CLK,也对应我下面原理图的SCLOCK

pastedImage_0.png

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希望能尽快回复我一下,谢谢了

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LinglingG_46
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你把问题提取出来问,比如: 你发现这个clock有问题,你写一个最小系统放在论坛里,别人拿最小系统测试,就可以定位到问题了。这样回复就比较快,如果你放到你的系统里面,别人就不清楚你到底在测试什么,问题出在什么地方就不是很明确了。

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我所附加的工程里面,最后两个引脚出来的波形,如图,我想要把时钟改成一直都是百分之50的占空比波形,是我的原理图的布置问题,还是我PWM的参数配置问题,一些详细的参数,上面的帖子我贴了图,可查看。

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Vison_Zhang
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这个捕捉位置不能修改为1/2bit,因为在 1/2bit 这个位置可能存在信号突变的情况,比如从0->1或者1-->0, 这样没有办法捕捉下一个 bit 的信号是 0 还是1,因为捕获的时间点不在中间位置,导致了解码器这一端的 clock 输出信号不是 50% 的占空比。

不过从你的截图我看到,你使用的示例代码应该是老版本的,我这边有优化之后的示例,你可以参考一下。附件工程可以实现 4M data rate 的 manchester 编解码速率。

Capture.JPG

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