PSoC4100SP : SPI FIFO depth

[RyYo_1406951]

SPI のTX・RX FIFOの深さですが、以下画像なような認識で間違いないでしょうか？

(通常が"8"で、ByteMode ON時は、"16"という認識です。)

[Takashi_M · Accepted solution]

FIFOについてですが、BYTE MODEによって変わるのではなく、EZかnon-EZ modeによって変わります。

PSoC 4100S and PSoC 4100S Plus: PSoC 4 Architecture Technical Reference Manual

Section 15.2.5 Easy SPI Protocol のNote、

- non-EZ modeの場合、TXFIFO、RXFIFOに分かれ、それぞれ８エントリー（1エントリー:16bit幅）になります。

- EZ modeの場合、シングルのEZFIFO（8bit幅で32エントリー）になります。

BYTE MODEは１エントリーに付きデータ幅（8bit or 16bit）

PSoC(R) 4100S Plus PSoC 4 Registers Technical Reference Manual

Section 25.1.1 SCB0_CTRL、"BYTE_MODE"を参照ください。

[RyYo_1406951]

回答ありがとうございます。

non-EZ modeで使用の場合、画像のようなイメージでよいと認識しました。

[Takashi_M]

オリジナルのイメージはTXしか記載がありません。

再度ではございますが、non-EZ modeの場合、TXFIFO、RXFIFOに分かれ、それぞれ８エントリー（1エントリー:16bit幅）になります。

言い換えれば8段のFIFOがTX及びRXに用意されます。

また、BYTE MODEは１エントリーに対してのデータ幅（8bit or 16bit）になります。

BYTE MODEを変更することによって、エントリー数（FIFOの段数）が変わるという事ではございません。

[RyYo_1406951]

上記、SPIモジュールデータシートからの抜粋です。

FIFOのエントリー数は変わりませんが、

Bytemode ON時、FIFO depthは"16"になるということで間違いいありませんか？

[Takashi_M]

申し訳ございません、勘違いしておりました。

Bytemode ON時、FIFO depthは"16"になるということで間違いいありません。