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・使用条件は以下の通りです。
対象製品:CY8C64215 (enCoRe 3)
Vdd=4.5V
fcore=12MHz.
LVD未使用
この時、LVDとPORの設定は以下で正しいでしょうか?
LVD,
VLT_CR:VM[2:0] = 011b ;4.0v setting by table15(22page) of CY7C64215 datasheet
設定方法は、PSoC Designer中,Global Resources window 内の"Trip Voltage " =4.00V
*使用時は4.48Vと思いますが、未使用のためイベントが発生しないようPORより低い設定にしています。
POR,
VLT_CR :PORLEV[1:0]=01b ; 4.39V setting by table15
また、設計方法についてはPSoC Designer 上で生成されるboot.asm内に自動生成されないため、
プログラムの初期化ルーチンでVLT CRの値を上記に設定する。
*データシート上のVLT_CR:POR_MIDに相当するデータシート上の電圧が通常は4.35V未満と思われ
少々高いと思いますが設定可能でしょうか?
*boot.asm内に自動生成する方法がありましたら教えてください。
また、PSoC Designer中、Global Resources window内のPower Settingの値が5.0V/24MHzと3.3V/24MHzの
どちらかしか選べませんが、5V/24MHzの設定で問題ないでしょか?
参照datasheet
http://www.cypress.com/documentation/datasheets/cy7c64215-encore-iii-full-speed-usb-controller
PSoC TRM
以上、よろしくお願い致します。
Solved! Go to Solution.
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PSoC 1
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お世話になっております。
回答が遅くなり申し訳ありません。
下記の通り回答いたします。
Q1:VLT_CR PORLEV [1:0] = 01b (4.39V)はベストです。
Q2:はい、ご理解の通りです。
Q3:PORレベルがLVDより大きい場合は、LVD ISRのHALTを無効にしても問題ないです。
よろしくお願いいたします。
Nada
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本件如何でしょうか?
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下記に回答致します。
1.LVD Trip Voltage は4.00Vに設定することは問題ないですが、必ずLVD ISRのHALTを無効にしないでください。
低電圧が発生した場合、CPUを停止させないとフラッシュの破損が発生します。 これが、LVD ISRでHALTが実行される理由です。
2. PORレベルの設定はboot.asmで行います。 507行目から517行目を確認するか、boot.asmで「VLT_CR_POR_」を検索してください。
よろしくお願いいたします。
Nada
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Nadaさん
ご回答ありがとうございます。
不明点について再度確認させてください。
Q1.
PORの設定は、Vdd=4.5Vで動作させる場合、以下の設定で問題ないでしょうか?
VLT_CR PORLEV[1:0]=01b (4.39V)
もしくは、PORLEV[1:0]=00b (2.82V)にすべきでしょうか?
Q2.
>2. PORレベルの設定はboot.asmで行います。 507行目から517行目を確認するか、boot.asmで>VLT_CR_POR_」を検索してください。
上記のVLT_CR:PORLEVの値を変更する場合、boot.asm内のPORLEV設定に関するソースを書き換えれば良いということでしょうか?
Q3.
>1.LVD Trip Voltage は4.00Vに設定することは問題ないですが、必ずLVD ISRのHALTを無効にしないでください。
Q3.PORをVLT_CR PORLEV[1:0]=01b (4.39V)に設定した場合、LTD Trip Voltage=4.00vに設定すると先にPORによるリセットがかかり、LVD のイベントは発生しないと思いますが、それでもLVD ISRのHALTを無効にしてはいけないでしょうか?
以上、よろしくお願い致します。
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Nadaさん
お世話になっております。
本件、如何でしょうか?
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お世話になっております。
回答が遅くなり申し訳ありません。
下記の通り回答いたします。
Q1:VLT_CR PORLEV [1:0] = 01b (4.39V)はベストです。
Q2:はい、ご理解の通りです。
Q3:PORレベルがLVDより大きい場合は、LVD ISRのHALTを無効にしても問題ないです。
よろしくお願いいたします。
Nada