Static Timing Analysis

Project : Broadcast+Observe
Build Time : 03/13/20 08:57:02
Device : CYBLE-022001-00
Temperature : -40C - 85C
VDDA : 3.30
VDDA_CTB : 3.30
VDDD_0 : 3.30
VDDIO_0 : 3.30
VDDIO_1 : 3.30
VDDIO_2 : 3.30
VDDR_BGLS : 3.30
VDDR_HF : 3.30
VDDR_HLS : 3.30
VDDR_LF : 3.30
VDDR_SYN : 3.30
Voltage : 3.3
Expand All | Collapse All | Show All Paths | Hide All Paths
+ Timing Violation Section
No Timing Violations
+ Clock Summary Section
Clock Domain Nominal Frequency Required Frequency Maximum Frequency Violation
Clock_1(FFB) Clock_1(FFB) 12.000 MHz 12.000 MHz N/A
CyECO CyECO 24.000 MHz 24.000 MHz N/A
CyHFCLK CyHFCLK 48.000 MHz 48.000 MHz N/A
Clock_1 CyHFCLK 12.000 MHz 12.000 MHz N/A
UART_SCBCLK CyHFCLK 1.371 MHz 1.371 MHz N/A
UART2_SCBCLK CyHFCLK 461.538 kHz 461.538 kHz N/A
CyILO CyILO 32.000 kHz 32.000 kHz N/A
CyIMO CyIMO 48.000 MHz 48.000 MHz N/A
CyLFCLK CyLFCLK 32.768 kHz 32.768 kHz N/A
CyRouted1 CyRouted1 48.000 MHz 48.000 MHz N/A
CySYSCLK CySYSCLK 48.000 MHz 48.000 MHz N/A
CyWCO CyWCO 32.768 kHz 32.768 kHz N/A
UART2_SCBCLK(FFB) UART2_SCBCLK(FFB) 461.538 kHz 461.538 kHz N/A
UART_SCBCLK(FFB) UART_SCBCLK(FFB) 1.371 MHz 1.371 MHz N/A