非同期SRAMのソフトエラーを軽減させる様々な方法  - KBA90939 - Community Translated (JA)

Version 1

    Community Translated by  MaMi_1205306   Version: **

     

    Translation - English: Different Ways to Mitigate Soft Errors in Asynchronous SRAMs – KBA90939

     

    質問:

    非同期SRAMのソフトエラーを軽減させるにはどのような方法がありますか?

     

    回答:

    下記の方法がソフトエラーを軽減させるために一般的に使用されます。

    • SRAMのプロセステクノロジーとセルレイアウトの変更

    • SRAMのチップ設計とアーキテクチャの変更

    • SRAM外のシステムレベルの設計変更

     

     

    プロセス技術とセルレイアウトの変更

    SRAMセルに高エネルギーの粒子が入射されると、電荷(つまり、電子と正孔のペア)が発生します。

    空乏領域の電界によりトランジスタの接合部で電荷が収集されます。これにより影響を受けるMOS構造の電流が乱されます。

    復元用トランジスタは、この妨害のバランスをとろうとします。

    しかしながら、この復元MOSの有限電流ドライブとチャネルコンダクタンスはドレインで電圧障害を引き起こしアップセットを引き起こす可能性があります。

    QCRITはソフトエラーを引き起こす可能性のある粒子の衝突によって収集される最小電荷として定義されます。

    QCRITが高いシステムはソフトエラーに対して脆弱ではありません

     

    図1. SRAMセル上の高エネルギー粒子の相互作用

    SRAM cell

    より高いQCRITはいずれか2つの方法で達成できます。

    ジャンクション容量を増やすことができますが、これにはトランジスタのより大きな形状が必要です。

    または飽和電流を増やし(PMOS VTを下げることにより)、結果としてリークが多くなります。

    プロセステクノロジーとセルレイアウトの緩和技術にはコストがかかり、常に実現可能であるとは限りません。

     

    チップ設計とアーキテクチャの変更
    組み込みエラー修正コード(ECC)やビットインターリーブなどのアーキテクチャの拡張機能を使用して、メモリデバイスに対するソフトエラーの影響を制限できます。


    • エラー修正コード(ECC) :

      ECCスキームを使用してソフトエラーを検出および修正できます。

      書き込み操作中、エラー訂正アルゴリズムはパリティビットを各データワードに組み込みます。

      読み取り操作中、ECCスキームはデータとパリティビットをチェックして、アクセスされたメモリ位置でエラーを検出します。

      これらのパリティビットは、ストレージ用のメモリセルを必要とし、読み取りおよび書き込み中のそれらの計算はアクセス時間を増加させる可能性があります。

     

    • ビットインターリーブ :

      高エネルギー粒子と半導体原子の衝突は複数のセルに影響を与える可能性があります。

      マルチビットアップセット(MBU)は単一のエネルギー粒子が同じワードの2つ以上のビットに影響を与えるときに発生します。

      ビットインターリービングは物理的に隣接するビットラインが異なるワードレジスタにマッピングされるようにビットラインを配置します。

      ビットインターリーブ距離は同じワードレジスタにマップされた2つの連続するビットを分離します。

      ビットインターリーブ距離がマルチセルヒットの広がりよりも大きい場合、単一ワードのMBUではなく、複数ワードの単一ビットアップセット(SBU)が発生します。

      ビットインターリーブメモリでは、シングルビットエラー訂正アルゴリズムを使用して、すべてのエラーを検出および訂正できます。

      図2および3は、MBUの発生とインターリーブの影響を示しています。一般的なビットインターリーブ距離はプロセステクノロジーによって異なります。

      加速中性子テストは後続の物理MBU分析とともに実行され、各プロセステクノロジーノードの安全なインターリーブ距離を決定します。

     

    図2.インターリーブされていないメモリ - MBUが1ワードとなる物理的なマルチセルアップセット

      Non-Interleaved Memory 

     

    図3.インターリーブメモリアレイ - データワードを拡散してMBUを回避

         Interleaved Memory   

     

    システムレベルの軽減

    システムレベルにおけるソフトエラーは次の方法により軽減できます。

     

    • ハードウェアに外部ECCを実装する
    • ソフトウェアでの外部ECCの実装
    • システムの信頼性を高めるためにトリプルモジュラー冗長方式を採用できます。

      この手法では3つのSRAMデバイスからのデータが同時に読み取られ、出力は過半数投票スキームに送られ、

      少なくとも2つのSRAMデバイスの読み取り操作で発生した値が返されます。

    実装は簡単ですが上記のスキームを使用したシステムレベルの軽減策は、
    より大きなボード領域の使用、より高いコスト、およびパフォーマンスのペナルティを強制します(ソフトウェアECC、またはトリプルモジュラー冗長スキームの処理オーバーヘッドが原因で発生する遅延に関して)。

     

    For more information, refer to the following KBAs:

    Soft Errors and Their Effect on Semiconductor Devices – KBA90938

    ECC Implementation in Cypress’s 65-nm Asynchronous SRAMs – KBA90940

    Error Correcting Code to Detect and Correct Single-Bit Errors – KBA90941